Thèse de Hana Krichene

SCAC: modèle d'exécution faiblement couplé pour les systèmes massivement parallèles sur puce

Ce travail propose un modèle d'exécution pour les systèmes massivement parallèles qui vise à assurer le recouvrement des communications par les calculs. Le modèle d'exécution défini dans cette thèse est nommé SCAC: Synchronous Communication Asynchronous Computation. Ce modèle faiblement couplé, sépare l'exécution des phases de communication de celles de calculs afin de faciliter leur chevauchement pour recouvrir les délais de transfert de données. Pour permettre l'exécution simultanée de ces deux phases, nous proposons une approche basée sur trois niveaux: deux niveaux de contrôle hiérarchiques globalement centralisés/localement distribués et un niveau de calcul parallèle. Une implémentation générique et paramétrique du modèle SCAC a été réalisée afin de permettre la conception d'une architecture qui convient à l'application. Cette implémentation donne la possibilité au concepteur de choisir les composants de son système parmi un ensemble de composants préconçus, et d'en fixer les paramètres afin de construire la configuration SCAC adéquate à l'exécution de son application. Une estimation analytique est ensuite proposée pour évaluer les performances d'une application exécutée en mode SCAC. Cette estimation permet de prédire le temps d'exécution sans passer par l'implémentation physique afin de faciliter la conception du programme parallèle et la définition de la configuration de l'architecture SCAC. Le modèle SCAC a été validé par simulation, synthèse et implémentation sur une plateforme FPGA en traitant différents exemples d'applications de calcul parallèle. La comparaison des résultats obtenus par le modèle SCAC avec d'autres modèles a montré son efficacité en termes de flexibilité et d'accélération du temps d'exécution.

Jury

Thèse de l'équipe Dreampal soutenue le 23 octobre 2015

Retour vers les autres thèses